提到做芯片，多数人第一反应是"谁的制程纳米更小谁就赢"。但很少有人注意到，真正卡住AI大芯片脖子的，往往不是晶体管本身，而是把几十颗小芯片拼到一起的那道"封装"工序。

英特尔刚更新了它的封装路线图，这套打法值得仔细聊聊。

一、EMIB：不用整块硅片当底座，只在关键处"架桥"

先说EMIB。这技术2017年就量产了，核心思路特别巧——别人拼芯片，是把所有小芯片都摆到一块巨大的硅中介层上，又贵又浪费；英特尔偏不，它只在真正需要高密度连线的地方，埋一小块微型硅桥进去，其余区域用普通基板布线就行。

但近十年下来，这根"小桥"已经悄悄进化得面目全非：

  • 凸点间距从55微米一路压到25微米以下，意味着芯片边缘能塞进去的连接数量翻了好几倍；

  • 桥里开始集成MIM电容，专门稳住电压、抑制供电波动；

  • 最新的EMIB-T还加了硅通孔（TSV），让电力直接垂直穿过桥体，不用绕远路——这对未来数千瓦功耗的AI封装至关重要。

按路线图，EMIB要从现在80×80毫米、8倍光罩尺寸，一路做到120×180毫米、12倍光罩、24层以上HBM、38个硅桥的巨无霸封装。更狠的是，最终要和玻璃基板结合——玻璃比有机材料更稳、翘曲更小，是超大封装的关键拼图。英特尔CEO陈立步在财报会上明确说，EMIB-T订单积压在涨，2027年量产爬坡，良率和可靠性都达标了。

二、Foveros 2.5D：一个技术拆成三个版本，通吃高中低端

如果说EMIB是"横向架桥"，那Foveros就是英特尔往"纵向堆叠"方向布的另一盘棋。

有意思的是，英特尔现在把Foveros 2.5D拆成了三个变体，精准对标台积电CoWoS的三个档位：

  • Foveros-S：用完整硅中介层，走高端路线，目前支持4倍光罩，还在继续做大；

  • Foveros-R：干脆去掉硅中介层，改用扇出型重布线层（RDL），主打成本和密度的平衡，2027年量产；

  • Foveros-B：RDL加上局部硅桥，介于上面两者之间，专攻更复杂的AI/HPC设计。

三者共享同一组目标参数：凸点间距压到25微米以下，密度从772个/平方毫米提到1600个，芯片间互连功耗压到0.15皮焦/比特。一套架构打三个价位段，这是典型的平台化打法。

三、Foveros Direct 3D：连焊料都不要了，直接铜贴铜

真正的大招在3D这边。

传统芯片堆叠靠微凸点和焊料连接，但焊料不可能无限缩小——尺寸不够就良率崩。英特尔的解法很激进：Foveros Direct 3D彻底扔掉焊料，直接把一颗芯片的铜焊盘和另一颗的铜焊盘压合在一起。

效果有多夸张？

  • 第一代键合间距9微米，连接密度超过每平方毫米1万个，功耗低于0.05皮焦/比特；

  • 第二代直接干到3微米，密度突破10万个/平方毫米。

作为参照，台积电第一代SoIC是9微米，2025年量产的新一代是6微米，预计2029年才到4.5微米。英特尔在这一节点上的节奏，并不慢。

首款吃螃蟹的产品是至强6+"Clearwater Forest"处理器，用18A工艺的计算芯片贴在有源基片上，2026年量产。

四、EMIB 3.5D：横纵合体，拼出"系统级巨兽"

最值得关注的，是英特尔把上面两套技术揉到一起，搞出了EMIB 3.5D。

思路很直白：Foveros负责每个小模块内部的高密度纵向连接，EMIB负责把这些模块横向连起来。这样就不用把整个系统压在一块大硅中介层上，却能做出比单硅中介层大得多的硅面积。

最早的试水者是Ponte Vecchio GPU——47颗有源芯片、5种工艺节点、1000多亿晶体管，全靠这套封装拼出来。虽然产品本身不算成功，但技术底子是实打实的。

未来的方向，是把Foveros Direct 3D的铜键合模块和EMIB-T的横向桥接结合，垂直、水平同时扩展，直接瞄准终极AI和HPC场景。

五、为什么这件事重要？

制程微缩越来越贵、越来越慢，封装成了继续提升算力性价比的主战场。

英特尔这套组合拳的聪明之处在于：它没有赌单一技术路线，而是用EMIB覆盖"性价比+大尺寸"，用Foveros-S/R/B覆盖不同成本档位，用Foveros Direct 3D卡最高密度节点，再用EMIB 3.5D把全部能力串成一个生态。从客户端CPU到数据中心GPU，从HBM4内存到玻璃基板，一张路线图全包。

当然，路线图画得漂亮不等于一定能兑现——下一代至强"Diamond Rapids"就放弃了EMIB 3.5D，改用UCIe-S做横向互连，说明内部权衡仍在继续。但方向已经很清楚：未来的高端芯片，拼的不再只是谁的晶体管更小，而是谁更会"搭积木"。